LVPECL差分振荡器的输出端接

LVPECL是我们很熟悉一种差分晶体振荡器输出逻辑了,在产品应用里也比较广泛,它的中文意思是低电压正发射极耦合逻辑,也叫做低电压伪发射极耦合逻辑.晶体振荡器加载LVPECL输出后,将具备超低功耗,低相位抖动,低相位噪声,低插损,低电平等功能特性.差分振荡器用于高性能应用,并提供多种优势,例如更高的电源噪声稳健性.本应用笔记提供了表1中列出的SiTime差分振荡器系列的终端建议,包括LVPECL,LVDS或HCSL输出驱动器.还讨论了用于驱动具有LVPECL输出的CML或HCSL时钟输入的接口.

LVPECL输出

图1显示了SiTime差分振荡器系列中使用的低阻抗LVPECL驱动器结构.驱动器的输出级由一对共源极配置的NMOS晶体管组成.典型的驱动器阻抗约为5Ω至10Ω.

图1:LVPECL驱动器输出结构

直流耦合应用的终端建议

LVPECL差分晶振通常在负载侧端接,如图2所示.输出通过50Ω电阻连接到终端电压(VT),为传输线提供良好的阻抗匹配(负载终端分析参见附录A).图3(a)显示了具有典型终端的LVPECL输出的单端波形.典型的电压输出高(VOH)和电压输出低(VOL)信号电平分别为VDD-0.9V和VDD-1.7V.数据表中规定的VOH和VOL限值考虑了输出驱动器阻抗从零件到零件和外部负载条件的变化.

正负输出(VDiff=VOUT+-VOUT-)之间的差分波形的电压摆幅是单端信号电压幅度的两倍.典型的LVPECL石英晶振差分摆幅为1.6V.图3(b)说明了如何为差分波形定义20％至80％的上升和下降时间.请注意,VOH,VOL和电压摆幅取决于终端,如果使用非默认终端,则可能不同.

图2:具有直流耦合并联分流负载终端的LVPECL

图3:典型端接时的LVPECL逻辑电平

如果LVPECL接收器没有内置终端,则应将外部50Ω终端电阻尽可能靠近接收器放置,以减少可能导致小体积差分晶体信号完整性问题的未端接短截线.传输线应仅在负载侧终止.在不容易获得单独终端电压的应用中,形成戴维宁等效网络的上拉和下拉电阻可用于端接50Ω传输线(见图4).这样的网络在接收器输入端建立VDD-2V的直流偏置电压和有效的50Ω终端阻抗.请注意,3.3V和2.5V电源电压的电阻值不同.

图4:使用戴维宁等效网络的LVPECL直流耦合负载终端

图5:具有Y偏置终止的LVPECL

在大多数情况下,戴维宁等效终端工作良好,但如果在差分对的每一侧的走线之间或电阻网络之间存在任何明显的不匹配,或者如果接收器对共模噪声过于敏感,它可能对电源噪声敏感.图5显示了Y-Bias终端网络,它提供VDD-2V的有效终端电压,无需连接到VDD或访问额外的终端电压源.终止电压由通过电阻器R3的差分对电流之和产生.电容器C1用于在终端电压下产生AC接地.

交流耦合应用的终端建议

图6:具有AC耦合端接的LVPECL

LVPECL接收器可以是DC耦合或AC耦合的.如果接收器和晶体振荡器侧的直流偏置电压不同,则需要交流耦合电容.在某些情况下,终端网络必须采用交流耦合,如图6所示.对于正确的LVPECL驱动器操作,其输出晶体管不应完全关闭,因此需要在交流耦合电容之前放置额外的偏置电阻RB为驱动器提供直流电流路径.选择RB的值,使得引脚处于低电平状态时通过驱动器引脚的最小电流不小于3mA,通过驱动器的最大直流电流不超过30mA.方程1可用于估算RB.

在等式1中,USWSE是单端电压摆幅,RTerm是终端网络电阻.SiTime晶振公司分别使用100Ω和48.7Ω的RB值用于3.3V和2.5V电源.应遵循以下建议,以通过LVPECL并行负载终端实现最佳信号完整性:

1.将终端网络放置在离接收器0.1到0.2英寸的范围内.将终端网络连接到接收器的长迹线表现为短截线,并且可能降低接收器输入处的信号完整性.

2.最小化接收器输入端的容性负载.当快速信号边缘到达接收器时,高容性负载会降低端接阻抗,LV-PECL差分晶振从而产生较大的负载反射系数.这种反射在源极反射后返回负载并稍微衰减.

图7:寄生电容对SiT936x波形的影响

SiTime振荡器的典型输出上升和下降时间在250ps至600ps的范围内,这导致PCB上的甚至短迹线表现得像需要阻抗匹配的分布式传输线.因此,建议将差分信号的迹线设计为具有匹配长度的受控阻抗传输线.应正确终止这些走线,以获得最佳信号完整性和最低EMI.除阻抗匹配外,终端网络还会影响晶振接收器侧的直流偏置和交流电压摆幅.